module SEG7_LUT (oSEG,iDIG);
input [3:0] iDIG;
output reg [6:0] oSEG;

always @(iDIG)
begin
case(iDIG) 
4'h1: oSEG=7'b111_1001;
4'h2: oSEG=7'b010_0100;
4'h3: oSEG=7'b011_0000;
4'h4: oSEG=7'b001_1001;
4'h5: oSEG=7'b001_0010;
4'h6: oSEG=7'b000_0011;
4'h7: oSEG=7'b111_1000;
4'h8: oSEG=7'b000_0000;
4'h9: oSEG=7'b001_0000;
4'ha: oSEG=7'b000_1000;
4'hb: oSEG=7'b000_0011;
4'hc: oSEG=7'b100_0110;
4'hd: oSEG=7'b010_0001;
4'he: oSEG=7'b000_0110;
4'hf: oSEG=7'b000_1110;
4'h0: oSEG=7'b100_0000;
endcase
end
endmodule